Europäische Prozessorinitiative (EPI)
Offizielle Webseite: https://www.european-processor-initiative.eu
Die Europäische Prozessorinitiative (EPI) ist ein Forschungsprojekt, dessen Ziel es ist, einen Fahrplan für eine neue Familie europäischer Prozessoren für extreme Rechenleistung, Hochleistungs-Big-Data und eine Reihe neuer Anwendungen zu entwickeln und umzusetzen.
Das EPI-Projekt ist in verschiedene Bereiche (Streams) unterteilt:
- Stream 1: wird den EPI-Prozessor der ersten Generation (Rhea-1) und das Board in Betrieb nehmen und dann den EPI-Beschleuniger (EPAC-v1.0/v1.5) über PCIe mit dem Board verbinden, um einen Hardware-Prototyp zu bauen, auf dem Software installiert und Anwendungen portiert werden. Dies wird dazu dienen, die erste Generation europäischer Prozessoren für den HPC-Markt zu validieren. Gleichzeitig findet ein Co-Design-Prozess statt, der auf die zweite Generation von EPI-Chips (Rhea-2 und EPAC v2) abzielt, die im EPI entwickelt werden sollen. Es werden Anwendungsanforderungen gesammelt und eine simulationsbasierte Architekturanalyse durchgeführt, um die am besten geeigneten Entwurfsparameter zu ermitteln.
- Stream 2: entwickelt den Allzweckprozessor Rhea, der auf zukünftige europäische Exascale-Supercomputer abzielt. Der Entwurf basiert auf Arm V1-Kernen, HBM, DDR5, PCIeG5/CXL/CCIX. Außerdem wird eine offene gemeinsame Plattform entwickelt, die darauf abzielt, Prozessoren und Beschleuniger im Paket effizient zu verbinden, Cache-Kohärenz zu implementieren und die Toolchains und die Laufzeit zwischen Prozessoren und Beschleunigern zu validieren.
- Stream 3: entwickelt den EPAC-Beschleunigerprozessor unter Verwendung vollständig europäischer IPs auf der Grundlage der RISC-V-Befehlssatzarchitektur (ISA). Die EPAC-Architektur umfasst RISC-V-Vektorkacheln (VTILE), spezialisierte Deep-Learning- und Stencil-Beschleuniger (STX) sowie Kerne mit variabler Fließkommapräzision (VRP), die alle sorgfältig in einer heterogenen Kachelarchitektur entwickelt wurden, deren Untereinheiten den RISC-V-Standardisierungsbemühungen entsprechen.
JSC-Beitrag
Das JSC leitet Stream 1 und trägt zur Validierung der ersten Generation von Rhea und EPAC sowie zum Codesign ihrer künftigen Generationen bei. Insbesondere entwickelt das JSC ein gem5-Simulationspaket für den Arm-basierten Rhea, mit dem die Auswirkungen verschiedener Chipdesigns auf die Leistung und Energieeffizienz in Benchmarks und Anwendungen quantitativ bewertet werden können.
Kontaktperson am JSC
Prof. Dr. Estela Suarez
Joint Lead of JSC-Division "Novel System Architecture Design"
- Institute for Advanced Simulation (IAS)
- Jülich Supercomputing Centre (JSC)
Raum 222
Danksagung
Das EPI-Projekt wurde vom Europäischen Gemeinsamen Unternehmen für Hochleistungsrechnen (JU) unter der Partnerschaftsrahmenvereinbarung Nr. 800928 und der Vereinbarung über eine spezielle Finanzhilfe Nr. 101036168 (EPI SGA2) gefördert. Das Gemeinsame Unternehmen wird durch das Forschungs- und Innovationsprogramm "Horizont 2020" der Europäischen Union sowie durch Deutschland, Frankreich, Griechenland, Italien, Kroatien, die Niederlande, Portugal, Schweden, die Schweiz und Spanien unterstützt
